Quản trị mạng - Chương 6: analog interfacing

tiếp: tích phân 2 sườn dốc – u(t) => Time Interval/f/T => code – Chậm, rẻ tiền ($s), độ phân ly và chính xác cao – Dùng cho đo lường, thu thập số liệu trong công nghiệp... không cần nhanh, loại được nhiễu • Chuyển đổi trực tiếp: u(t) => code – Nhanh, độ phân ly thấp hơn [đắt tiền], dùng để thu thập và xử lý tín hiệu biến thiên nhanh • Chuyển đổi kiểu xấp xỉ liên tiếp:10k..10MSps • Chuyển đổi song song: 10M..500 MSps 38 Ch6 Analog 75 6.4.2. Định lý lấy mẫu Shannon - Kochennicov: • Phát biểu: Tín hiệu u(t) liên tục, trong nó có chứa thành phần fMAX, (năng lượng của tín hiệu ở fMAX =0) thì có thể khôi phục lại tín hiệu không bị sai từ những giá trị gián đoạn, với điều kiện: fSAMPLE >= 2fMAX Ch6 Analog 76 • Comment: – Not for sinous signals. Đối với sinous signals, phải có 10..100 Spc (Samples per Cycle) – What is fMAX ? • Thành phần bậc cao nhất , W(fMAX) = 0 sẽ khôi phục tín hiệu không sai. • Lọc bỏ thành phần bậc cao. Ví dụ điện thoại số: LPF với fCUT = 4kHz => 8kSps (64 kbps - PCM, A law hoặc  Law). – Định lý này có tính pháp lý. – Để cho kỹ sư hiểu số mẫu tối thiểu bao nhiêu là đủ, không dày quá => tránh lãng phí (tốc độ ADC, thời gian xử lý, bộ nhớ) ; lấy thưa thì tái tạo sẽ bị sai. 39 Ch6 Analog 77 6.4.3. Chuyển đổi gián tiếp: Hình số 6.20. • Tích phân 2 sườn dốc - Dual Slope Integration ADC: – Đặc điểm: • Chậm, hàng chục.. hàng trăm ms - converssion time • Loại bỏ được nhiễu lưới công nghiệp (50/60 Hz) nếu tính toán đúng. • Rẻ, độ phân li cao (12..15bit), độ chính xác cao. Nếu Internal Ref & clock thì đắt và chính xác hơn => Dùng để đo lường: cân đong đo đếm, thu thập số liệu trong công nghiệp Ch6 Analog 78 • Ví dụ ICs: – ICL 7107, 15..17kđ, • In: -2V..2V, Out: -1999 => 1999, 4.000 counts 12 bit, • LED 7 Seg drive directly w current soursers for display • Converssion time: 20..40ms – ICL 7135, 25..30kđ, • Inp: -0.2V +02.V hoặc -2V..+2V, Out: -19999 =>+19999, 40.000 count > 15bit, 400 ms converssion time • De-Multiplexed Out BCD for 5 digits of 7 Seg, scanned – ICL 7109, 120kđ, w REF & Clock • Inp: -2V..+2V, Out: 12 bin + pole, 8/16 bit interface to CS 40 Ch6 Analog 79 Hình 6.20. Dual Slope Integration ADC Ch6 Analog 80 • Nguyên lý cấu trúc: hình 6.20 – UIN: điện áp cần chuyển đổi, – Switch: SPTT, chuyển mạch theo các phase hoạt động. 1 t2 – Integrator: Ua = - -----  (UINdt) RICI t1 – AC: Analog Comparator: V+ > V- => Out = 1 V+ Out = 0 Chú ý: không có khái niệm V+=V- – Bộ "đảo dấu" UREF, ví dụ: UREF= -1,000 Volt khi UIN > 0 V UREF= +1,000 Volt khi UIN < 0 V – Timing-Control: điều khiển hoạt động của ADC – Counter: để đếm thời gian (t3-t2), bin/BCD – Output Latch: chốt số liệu ra: 7seg/bcd/bin; [3state] để ghép nối bus trực tiếp, có tín hiệu Hi/Low byte enable 41 Ch6 Analog 81 • Hoạt động: Chia thành 3 phase, Free Run, không cần CS khởi động. CS có thể HOLD/RUN • Zeroing Phase: (0.. t1) – K1 => 0, grounded, K2, K3 closed => khử bỏ điện áp dư trên các phần tử (tare - trừ bì) • Integrating Phase: (trong khoảng t1=>t2) – K1=> UIN, K2, K3 Opened, 1 t2 Ua(t2) = - -----  (UIN dt) + Ua(t1) RICI t1 • Tuy nhiên, Ua(t1) đã được qui zero trước đó. Ch6 Analog 82 – De-integration Phase: (t2=>t3), K1 => "-UREF", K2, K3 Opened 1 t3 Ua(t3) = - -----  (-UREF dt) + Ua(t2) = 0 RICI t2 t2 t3  UIN dt =  UREF dt t1 t2  UIN ~ (t3-t2)  UIN* = k (t3 - t2); với UIN* là trung bình tích phân của UIN từ t1 => t2 42 Ch6 Analog 83 d. Cđ trực tiếp: nglý xấp xỉ liên tiếp - Successive Approximation ADC: • Đặc điểm: – Nhanh: Vài trăm ns - 100 s – Input: 0..5V, -5..+5V, -10..+10V (cao, KĐ nhiều) – Digital Out: 3state, Binary, Parallel bus interface directly or serial bus. – Thường để xử lý tín hiệu biến thiên nhanh: âm thanh, voice, radar, xử lý ảnh ... – [Đắt tiền hơn]: 12 bit-10 s @ 20US$ - $40, AD7914, Analog Device Inc. 10bit, 1MSps, 4 Channel Inp, Serial Out, Ext Ref & Clock ($5 each – package 500pcs) – Giá thành còn phụ thuộc Internal/External Clock and/or Reference. Ch6 Analog 84 • Nguyên lý cấu trúc: (Hình 6.22) – SAR: Successive Approximation Register: là 1 sequencer điều khiển hoạt động của ADC, • Inp.: clock và AC out = 1/0; • Outp. là Qi được tạo ra, qua bộ DAC để thăm dò, so với giá trị vào UIN. Việc thăm dò theo nguyên lý cây nhị phân. – DAC và UREF: Tạo điện áp mẫu để so với UIN – AC: Analog Comparator, so sánh UIN và UDAC-OUT, không có kết quả bằng nhau. – 3 state buffer: Hi-Z ghép với bus khi không được chọn. Khi được chọn, tổ hợp -CS = 0 và -IOR = 0. Ghép trực tiếp với bus 43 Ch6 Analog 85 Hình 6.22. Nguyên lý cấu trúc và hoạt động của SA ADC Ch6 Analog 86 • Hoạt động: – n bit => có n steps. – Mỗi chu kỳ chuyển đổi đều do CPU khởi động hoặc Free Run, chuyển đổi xong báo tín hiệu EOC (End Of Converssion) hoặc status – Start ADC: mov dx, adc_port out dx, al ; don't care al, -CS=0 và -IOW = 0 hoặc Pascal: port[adc_port]:=a12; {a12 là biến/hằng bất kỳ} – Không quan tâm al = ?, chỉ cần địa chỉ => -CS và -IOW => sẽ -start ADC). – Sau starting, SAR bắt đầu hoạt động: – Theo hình 6.22 và công thức chuyển đổi. 44 Ch6 Analog 87 • Hoạt động là do SAR điều khiển: – Step 1: Qn-1= 1 (only), (Chú ý: Qi thay cho bi trong công thức CĐ) Ua= (2n-1/2n) UREF GN Qn-1 TVDN – Step 2: GN Qn-1, set Qn-2=1, remainders = 0s Ua= ((2n-1 + 2n-2)/2n) UREF> UIN => reset Qn-2 TVDN – Step 3: GN Qn-1, Qn-2, set Qn-3 = 1, rems = 0s Ua= ((2n-1 + 2n-3)/2n) UREF GN Qn-3=1 TVDN Ch6 Analog 88 – Step 4, 5... – Step n:... – UIN Ua (analog comparator) => Approximation 45 Ch6 Analog 89 10bit-4 channel-1MSps, 32/64KW cached ADC board Ch6 Analog 90 6.4.5. Ứng dụng ghép nối ADC với Hệ VXL/MT: • Hình 6.21: Ghép nối đo lường (cân điện tử), ADC tích phân 2 sườn dốc hình 6.21: – Loadcell (s) => khuếch đại + bảo vệ, chống sét => 2V... +2V => ICL7135 => PPI => ISAbus => PC • Hình 6.23: Ghép nối Thu thập số liệu nhiều kênh, ADC0809, xấp xỉ liên tiếp (ví dụ trạm trộn bê tông, thức ăn gia súc, phân bón NPK, xi măng, clinker...). Hình 6.24 Timing diagram of ADC0809. 46 Ch6 Analog 91H×nh 6.21. Interfacing to the ICL - 7135 ADC Ch6 Analog 92 ICL 7135 TP2SD ADC • Input: -2V..+2V, 1.000V Uref, • Digital: – 4 ½ digit, -19999 .. + 19999 – 4 bit BCD out (8-4-2-1), multiplexed, thời gian out 1 số là 2ms – 5 digit select bit ten thousand, thousand, hundred, tens and unit, các bit ứng với tổ hợp BCD out – Thời gian chuyển đổi là 400ms @f clock = 100kHz => có 40 chu kỳ out số đầy đủ, mỗi chu kỳ gồm 5 chữ số – Có 1 chu kỳ đầu (gồm 5 lần ra số) có xung -strobe 47 Ch6 Analog 93 • BT: xây dựng ứng dụng ghép nối để thu thập số đo từ cân điện tử, dùng: – VĐK (mà bạn nghiên cứu) – Sơ đồ ghép nối, pining - mô tả chức năng hoàn chỉnh – Giải thuật Ch6 Analog 94H×nh 6.23. Interfacing to the ADC 0809 www.nselectronics.com/product/interface/ad-da 48 Ch6 Analog 95 ADC0809 National Semiconductor • ADC 8 bit, 8 Analog Input Channels, selected by 3 addr bit A2, A1, A0 • Conversion time 100s @ clock freq.=640kHz • 05V Analog Input Volt.; Ref. Volt 5.00V • Signals/Pins: – 8 data bit out - 01 EOC = П – 01 start = П - Stobe = П – ALE = П latch address Có thể nối STROBE với ALE, giảm t/h đ/k Ch6 Analog 96 • Operation: – Channel Select: 000 111, 1 of 8 channel selected – Starting: set start = П, delay #3s – Delay 110 s, waiting for ADC converting or poll EOC for П or IRQ – Set Strobe = П to open 3 state output gate, reading data ADC0809 National Semiconductor 49 Ch6 Analog 97 Hình 6.25. Timing diagram of ADC 0809 Ch6 Analog 98 Hình 6.26. AD 574/AD1674: 8/12 bit, 35us/10us, Int. Clk & Ref. Volt. 50 Ch6 Analog 99 Ch6 Analog 100 6.4.6. Multi I/O card:Hình 6.27 • Dùng 01 PPI8255, 01 DAC n bit + OpAmp, 01 analog comparator, 01 analog MUX để tạo: – 01 Analog Out channel (8/12 bit) – 8 channels of analog Input (range ~ dac out) theo nguyên lý counting hay xấp xỉ liên tiếp – Digital Inputs (TTL), có thể thêm bộ cách ly quang học, – Digital Outputs, có thể có relay_out 51 Ch6 Analog 101 Hình 6.27. Multi IO card: DI/ DO/ AI/ AO Ch6 Analog 102 6.4.7. Case Study: Ghép nối analog dùng VĐK Atmega series • 10-bit Resolution • 0.5 LSB Integral Non-linearity • 2 LSB Absolute Accuracy • 13 - 260 us Conversion Time • Up to 15 kSPs at Maximum Resolution • 6-16 Multiplexed Single Ended Input Channels • Differential Input Channel • Optional Left Adjustment for ADC Result Readout • 0 - VCC ADC Input Voltage Range • Selectable 2.56V ADC Reference Voltage • Free Running or Single Conversion Mode • Interrupt on ADC Conversion Complete • Sleep Mode Noise Canceler 52 Ch6 Analog 103 6.4.7. Case Study: Ghép nối analog dùng VĐK Ch6 Analog 104 6.4.7. THAM KHẢO (Y/c bình thường đ/v CQ) • ADC 0809/0816: 8/16 input channels of 0..5V, 8bit, 100s • ADC0800 (MM5357 Motorola) 8bit, 40s • AD 574/AD1674, AnalogDevice, 12bit, 35/10s, AD7914... • Nâng cao: – CODEC TP3057, AC’97... – AD7914, ADC124S101CIMM ($2.21) 53 Ch6 Analog 105 Ch6 Analog 106 54 Ch6 Analog 107 Ch6 Analog 108 55 Ch6 Analog 109 Ghép nối DAC: DAC 0800/8; DAC1210 (12 bit) với hệ VXL bất kỳ (ISA bus, LPT, Micro Controllers...) tạo điện áp analog, tạo các hàm ADC tích phân 2 sườn: ICL7109/ ICL7135... SA ADCs: ADC0800/4; ADC 0808/9; AD574/AD1674 , adi.com (Analog Device Inc. adi.com) Serial ADC, 5V, 100k - 10 MSps ghép với FPGA (www.national.com, Analog Devices – www.analog.com) BÀI TẬP CHƯƠNG 6