Đồ án Thiết kế hệ thống hẹn giờ cho thiết bị điện

MỤC LỤC Trang Lời nói đầu 02 Phần 1: Cơ sở lý thuyết đề tài 03 1- 1. Tổng quan về mạch số 03 1- 2. Các hàm logic cơ bản 04 1- 3. Mạch điện cổng TTL 07 1- 4. Mạch logic tổ hợp 12 1- 5. Mạch dãy 23 1- 6. Bộ đếm 28 1- 7. Bộ tạo xung clock IC NE555 38 Phần 2:Quá trình thiết kế và nguyên lý hoạt động 41 2- 1. Tổng quan đề tài 41 2- 2. Chức năng của hệ thống hẹn giờ cho thiết bị điện 42 2- 3. Sơ đồ khối của hệ thống hẹn giờ cho thiết bị điện 42 2- 4. Thiết kế chi tiết từng khối 43 2- 5 Sơ đồ nguyên lý hệ thống hẹn giờ cho thiết bị điện 48 LỜI NÓI ĐẦU T rong những năm gần đây công nghệ vi điện tử phát triển rất mạnh mẽ. Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm nhanh, khả năng lập trình ngày càng cao đã mang lại những thay đổi sâu sắc trong ngành kỹ thuật điện tử. Mạch số, ở những mức độ khác nhau đã và đang thâm nhập vào tất cả các thiết bị điện tử thông dụng và chuyên dụng. Vì vậy môn học: “Kỹ thuật số và mạch lôgic” sẽ giúp các sinh viên ngành điện tử tìm hiểu sâu sắc về điện tử số, nắm được những vấn đề cốt lõi, tăng cường năng lực giải quyết các vấn đề kỹ thuật trong thực tế. Sau khi đã được học môn: “Kỹ thuật số và mạch lôgic” và được sự hướng dẫn của cô giáo Nguyễn Thị Minh em đã chọn đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” làm đồ án môn học này. Với mục đích là vận dụng được những kiến thức điện tử số đã được học vào thiết kế những bài toán ứng dụng thực tế. Trong quá trình thực hiện đồ án không tránh khỏi những sai sót, em rất mong nhận được sự góp ý chỉ bảo thêm của thầy cô và bạn bè để có thể hoàn thiện hơn cho đề tài. Em xin chân thành cảm ơn cô giáo Nguyễn Thị Minh đã chỉ bảo tận tình trong quá trình thực hiện đề tài này, cảm ơn tất cả mọi ý kiến đóng góp của thầy cô và bạn bè. Sinh viên thực hiện ! ĐỒ ÁN THIẾT KẾ MẠCH LOGIC Đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” Giáo viên hướng dẫn: Nguyễn Thị Minh Sinh viên thực hiện: Nguyễn Đình Tuấn Lớp: 46K-ĐTVT, Khoa Công Nghệ PHẦN 1: CƠ SỞ LÝ THUYẾT ĐỀ TÀI 1. Tổng quan về mạch số Các mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là mạch số. Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số thành hai loại chính: mạch tổ hợp và mạch dãy. 1- 1.1. Mạch tổ hợp Là mạch mà tín hiệu ra chỉ phụ thuộc vào tín hiệu vào. Phương trình tín hiệu ra của mạch: Yj = fj( X1, X2, … Xn ); j = 1÷ m Trong mạch có n đầu vào, m đầu ra. Các Xi (i = 1÷n ) là các tín hiệu vào, các tín hiệu Yj (j = 1÷ m) là tín hiệu ra. X = { X1, X2, ..., Xn } : Tập các tín hiệu vào. Y = { Y1, Y2, ..., Ym } : Tập hợp các tín hiệu ra. Lúc đó mô hình toán học hình 1.1,a được mô tả một cách tổng quát như hình 1.1,b. Mạch tổ hợp X1 Mạch tổ hợp X2 X3 Xn . . . . . . Y1 Y2 Y3 Ym X Y 1.1,a 1.1,b Hình 1.1: Mô hình toán học của mạch tổ hợp. 1- 1.2. Mạch dãy Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ các trạng thái. Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái trong).Cấu trúc mạch như hình 1.2 Mạch tổ hợp Mạch nhớ X1 Xi X2 Z1 Zi -------- -------- WK YL W1 Y1 Z2 Hình 1.2: Sơ đồ khối mạch dãy. Xét hình 1.2, X(x1, x2, ..., xi) là tín hiệu đầu và ở thời điểm xét tn, Z(z1, z2, ..., zj) là tín hiệu đầu ra ở tn, W (w1, w2, ..., wk) là tín hiệu đầu vào mạch nhớ ở tn (tức là tín hiệu kích đồng bộ của FF), Y(y1, y2, ..., yL) là tín hiệu ra mạch nhớ ở tn (tức là trạng thái hiện tại của FF). 1- 2. Các hàm logic cơ bản 1- 2.1. Hàm AND a. Ký hiệu: Ký hiệu của cổng AND như hình 1.3 Hình 1.3: Ký hiệu cổng AND. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.1): A B Z 0 0 0 0 1 0 1 0 0 1 1 1 Bảng 1.1: Bảng chân lí hàm AND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND như sau: f (x1,x2, ..., xn) = x1.x2...xn ; n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.2. Hàm OR a. Ký hiệu: Ký hiệu của cổng OR như hình 1.4 Hình 1.4: Ký hiệu cổng OR. b. Bảng chân lí: Ta có bảng chân lí của hàm AND như sau (bảng 1.2): A B Z 0 0 0 0 1 1 1 0 1 1 1 1 Bảng 1.2: Bảng chân lí hàm OR. c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR như sau: f (x1, x2, ..., xn) = x1 + x2 + ... + xn ; n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.3. Hàm NOT a. Ký hiệu: Ký hiệu của cổng NOT như hình 1.5 Hình 1.5: Ký hiệu cổng NOT. b. Bảng chân lí: Ta có bảng chân lí của hàm NOT như sau (bảng 1.3): A Z 0 1 1 0 Bảng 1.3: Bảng chân lí hàm NOT c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT như sau: f (x) = x Trong đó: f là đầu ra, x đầu vào. Hàm NOT là hàm có đầu vào và đầu ra duy nhất. 1- 2.4. Hàm NOR a. Ký hiệu: Ký hiệu của cổng NOR như hình 1.6. Hình 1.6: Ký hiệu cổng NOR. b. Bảng chân lí: Ta có bảng chân lí của hàm NOR như sau (bảng 1.4): A B Z 1 1 0 0 1 0 1 0 0 0 0 1 Bảng 1.4: Bảng chân lí hàm NOR c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOR như sau: f (x1, x2, ..., xn) = x1 + x2 + ... + xn ; với n = 1, 2, 3, ... Trong đó: f là đầu ra. xi là các đầu vào. Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 2.5. Hàm NAND a. Ký hiệu: Ký hiệu của cổng NAND như hình 1.7. Hình 1.7: Ký hiệu cổng NAND. b. Bảng chân lí: Ta có bảng chân lí của hàm NAND như sau (bảng 1.5): A B Z 1 1 0 0 1 1 1 0 1 0 0 1 Bảng 1.5: Bảng chân lí hàm NAND c. Phương trình đầu ra: Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NAND như sau: f (x1, x2, ..., xn) = x1.x2 ... xn ; với n = 1, 2, 3, ... Trong đó: f là đầu ra, xi là các đầu vào. Hàm NAND là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất. 1- 3. Mạch điện cổng TTL (TRANSISTOR – TRANSISTOR - LOGIC) 1- 3.1. IC 74LS04: Mạch đảo a. Sơ đồ chân: Sơ đồ chân của 74LS04 như hình 1.8. Hình 1.8: Sơ đồ chân IC 74LS04 b. Cấu tạo: IC 74LS04 gồm 6 cổng NOT tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2, 4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS04 hoạt động như cổng NOT các lối ra Y là phủ định của lối vào A: Yi = Ai, i = 1, 2, …, 6. 1- 3.2. IC 74LS08: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS08 như hình 1.9. Hình 1.9: Sơ đồ chân IC 74LS08 b. Cấu tạo: IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào A và B: Yi = Ai.Bi, i = 1, 2, …, 4. 1- 3.3. IC 74LS32: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74LS32 như hình 1.10. Hình 1.10: Sơ đồ chân IC 74LS32 b. Cấu tạo: IC 74LS32 gồm 4 cổng OR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 – 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS32 hoạt động như cổng OR các lối ra Y là tổng của 2 lối vào A và B: Yi = Ai + Bi, i = 1, 2, …, 4. 1- 3.4. IC 74LS02: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74LS02 như hình 1.11. Hình 1.11: Sơ đồ chân IC 74LS02 b. Cấu tạo: IC 74LS02 gồm 4 cổng NOR 2 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 – 12, đầu ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS02 hoạt động như cổng NOR các lối ra Y là phủ định của tổng 2 lối vào A và B: Yi = Ai + Bi, i = 1, 2, …, 4. 1- 3.5. IC 74HC4075: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4075 như hình 1.12. Hình 1.12: Sơ đồ chân IC 74HC4075 b. Cấu tạo: IC 74HC4075 gồm 3 cổng OR 3 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 3 - 4 - 5, 1 - 2 - 8, 11 – 12 - 13, đầu ra tại các chân: 6, 9, 10, chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74HC4075 hoạt động như cổng OR các lối ra Y là tổng của 3 lối vào A , B và C: Yi = Ai + Bi + Ci, i = 1, 2, 3. 1- 3.6. IC 74HC4002: Mạch hoặc phủ định a. Sơ đồ chân: Sơ đồ chân của 74HC4002 như hình 1.13. Hình 1.13: Sơ đồ chân IC 74HC4002 b. Cấu tạo: IC 74HC4002 gồm 2 cổng NOR 4 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng NOR tại các chân: 2 - 3 - 4 - 5, 9 - 10 - 11, -12, đầu ra tại các chân: 1,13, chân 8 nối nguồn +5V, chân 7 nối đất, chân 6 và 8 không nối với bên trong. c. Nguyên tắc hoạt động: 74HC4002 hoạt động như cổng NOR các lối ra Y là phủ định của tổng 4 lối vào A , B, C và D: Yi = Ai + Bi + Ci+ Di, i = 1, 2. 1- 3.7. IC 74LS11: Mạch và a. Sơ đồ chân: Sơ đồ chân của 74LS11 như hình 1.14. Hình 1.14: Sơ đồ chân IC 74LS11 b. Cấu tạo: IC 74LS11 gồm 3 cổng AND 3 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng AND tại các chân: 1 - 2 - 13, 3 - 4 - 5, 9 - 10 - 11, đầu ra tại các chân: 12,6, 8. Chân 8 nối nguồn +5V, chân 7 nối đất. c. Nguyên tắc hoạt động: 74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B, C: Yi = Ai.Bi.Ci, i = 1, 2, 3. 1- 3.8. IC 74HC4072: Mạch hoặc a. Sơ đồ chân: Sơ đồ chân của 74HC4072 như hình 1.15. Hình 1.15: Sơ đồ chân IC 74HC4072 b. Cấu tạo: IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán dẫn. Đầu vào của cổng OR tại các chân: 1 - 2 - 3 - 4 - 5 , 9 - 10 - 11 - 12, đầu ra tại các chân: 1 ,13. Chân 8 nối nguồn +5V, chân 7 nối đất, chân 8 và chân 6 không nối với bên trong. c. Nguyên tắc hoạt động: 74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A, B, C, D: Yi = Ai + Bi + Ci + Di, i = 1, 2. 1- 4. Mạch logic tổ hợp 1- 4.1. Giải mã BCD sang LED 7 đoạn a. Cấu trúc và phân loại LED 7 đoạn: - LED 7 đoạn được cấu tạo bởi 7 đoạn LED có chung anode (AC) hay cathode (KC). Được sắp xếp thành hình số 8 vuông như hình 1.16,a: 1.16,b 1.16,a 1.16,c Hình 1.16: cấu tạo và chân ra của 1 LED 7 đoạn - Ngoài ra còn có một LED còn được đặt làm dấu phẩy thập phân cho số hiển thị, nó được điều khiển riêng biệt không qua mạch giải mã. Các chân ra của LED được sắp xếp thành hai hàng chân ở giữa mỗi hàng chân là A chung hay K chung, xem hình 1.16,b và 1.16,c. Hình 1.17: LED 7 đoạn loại anode chung và cathode chung cùng với mạch giải mã. - Để hiển thị 1 số nào đó thì các đèn LED tương ứng phải sang lên, do đó, các thanh LED đều phải được phân cực bởi các điện trở khoảng 180Ω đến 390Ω với nguồn cấp chuẩn thường là 5V. IC giải mã BCD sang LED 7 đoạn sẽ có nhiệm vụ nối các chân a, b,…, g của LED xuống mass hay lên nguồn (tuỳ A chung hay K chung), xem hình 1.17. - Điều khiển hiển thị LED 7 đoạn: + Đối với LED 7 đoạn anode chung để điều khiển 1 thanh nào đó sáng thì: phải cấp nguồn +5V (mức 1) ở Vcc, lối ra tương ứng của bộ giải mã BCD phải ở mức thấp: Tín hiệu điều khiển Hiển thị a b c d e f g 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 2 3 4 5 6 7 8 9 Bảng 1.6: Bảng trạng thái của LED 7 đoạn anode chung. + Đối với LED 7 đoạn kathode chung để điều khiển 1 thanh nào đó sáng thì: phải nối mass (mức 0), ở cathode chung và cấp nguồn +5V (mức 1) ở lối ra tương ứng của bộ giải mã BCD: Tín hiệu điều khiển Hiển thị a b c d e f g 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 2 3 4 5 6 7 8 9 Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung. b. Thiết kế bộ giải mã BCD8421 sang LED 7 đoạn: - Phân tích yêu cầu: Bộ giải mã BCD sang LED 7 đoạn A B C D d e f g a b c Đầu vào Đầu ra Xem sơ đồ khối hình 1.18. Hình 1.18: Bộ giải mã BCD 8421 sang LED 7 đoạn. Các đầu vào D, C, B, A là mã BCD8421 trong đó 6 trạng thái 1010 ÷ 1111 không được sử dụng, đánh dấu chéo để xử lí tối thiểu hoá. Tín hiệu đầu ra a, b, …, g là để kích sáng LED tương ứng của LED 7 đoạn. Ở đây ta thiết kế tín hiệu đầu ra của bộ giải mã ở mức tích cực thấp. - Kê bảng chân lí: D C B A A b c d e f g Số được hiển thị L L L L L L L L L L H 0 L L L H H L L H H H H 1 L L H L L L H L L H L 2 L L H H L L L L H H L 3 L H L L H L L H H L L 4 L H L H L H L L H L L 5 L H H L L H L L L L L 6 L H H H L L L H H H H 7 H L L L L L L L L L L 8 H L L H L L L L H L L 9 Bảng 1.8: Bảng chức năng của bộ giải mã BCD8421 D C B A a b c d e f g 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 Bảng 1.9: Bảng chân lí của bộ giải mã BCD8421 Bảng chức năng 1.8 được liệt kê từ kết quả phân tích yêu cầu thiết kế. Các từ mã đầu vào của mã BCD8421 quyết định số được hiển thị. Nhưng do đầu ra của bộ giải mã ở mức thấp đèn LED mới sáng nên ta xác định sao cho: Mức thấp L: LED sáng; Mức cao H: LED tắt; Các LED sáng hình thành số được hiển thị. Bảng 1.9 là bảng chân lí tương ứng từ bảng 1.8 - Tối thiểu hoá: Dùng phương pháp hình vẽ. Chúng ta chọn dùng cổng NORAND trong sơ đồ. Do đó, đầu tiên ta tối thiểu hoá hàm đảo bằng dạng ORAND đối với giá trị 0 của hàm đầu ra, sau đó lấy đảo thì được dạng NORAND đối với các giá trị 1 của một hàm đầu ra. Bảng Karnaugh của các hàm ra như sau: Bảng 1.10. Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải mã BCD8421 Tối thiểu hoá bảng Karnaugh ta có các hàm ra như sau: a = D + B + CA + CA (dạng ORAND) Lấy đảo: a = D + B + CA + CA (dạng NORAND) b = C + BA + BA , b = C + BA + BA c = C + B + A, c = C + B + A d = D + CB + BA + CA + CBA, d = D + CB + BA + CA + CBA e = CA + BA, e = CA + BA f = D + CB + CA + BA, f = D + CB + CA + BA g = D + CB + CB + BA, g = D + CB + CB + BA - Sơ đồ logic: (hình 1.19). Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn: 1- 4.2. Thiết kế bộ dồn kênh MUX: 2Þ1: a. Phân tích yêu cầu: Sơ đồ khối: (hình 1.22) MUX: 2 1 Y D0 D1 A G Hình 1.20: Sơ đồ khối của MUX: 2Þ1 MUX: 2Þ1: có 2 đầu vào dữ liệu D0 và D1 , 1 đầu vào điều khiển A, Y là đầu ra, G là đầu vào chọn chip (Cho phép bộ dồn kênh làm việc). Tuỳ thuộc vào tín hiệu điều khiển tín hiệu đầu ra sẽ được nối với một trong hai lối vào. b. Kê bảng chân lí: Khi G = 1 thì Y = 0, tức là bộ dồn kênh bị cấm, nó không làm việc. Khi G = 0 thì Y = 1 một trong 2 tín hiệu đầu vào được chọn. Kênh nào được chọn phụ thuộc vào tín hiệu điều khiển. nếu A = 0 thì Y = D0, nếu A = 1 thì Y = D1. Bảng 1.11 và 1.12 là bảng chức năng của bộ dồn kênh. A D0 D1 G Y X X X H L L L X L L L H X L H H X L L L H X H L H Bảng 1.11: Bảng chức năng của bộ dồn kênh. A G Y X H L L L D0 H L D1 Bảng 1.12: Bảng chức năng rút gọn c. Tối thiểu hoá: Từ bảng chức năng ta có phưng trình đầu ra Y như sau: Y = GAD0 + GAD1. d. Sơ đồ logic: (hình 1.21) Hình 1.21: Sơ đồ logic MUX: 2Þ1 1- 4.3. Một số IC logic tổ hợp a. IC 74LS47: - Sơ đồ chân: (hình 1.22) Hình 1.22: Sơ đồ chân ra 74LS47 A, B, C, D: các đầu vào BCD4821. RBI: đầu vào xoá gợn sóng. LT: đầu vào thử đèn LED. BI/RBO: đầu vào xoá hay đầu ra xoá gợn. a ÷ g: các đầu ra mức tích cực thấp. - Cấu trúc bên trong: Hình 1.23: Cấu trúc bên trong 74LS47 và dạng số hiển thị 74LS47 bộ giải mã BCB8241 sang LED 7 đoạn, đầu ra ở mức tích cực thấp. Cấu trúc bên trong xem hình 1.23. - Hoạt động: Hoạt động của 74LS47 được mô tả trong bảng 1.13. 74LS47 hoạt động giống như bộ giải mã BCD8421 sang LED 7 đoạn chỉ có một số chức năng khác: + Các đầu ra của bộ giải mã tác động ở mức thấp (0) thì LED tương ứng sang. + Ngoài 10 số từ 0 đến 9 được giải mã, mạch cũng còn giải mã 6 trạng thái khác, ở đây không dùng đến (ghi chú 2) + Để hoạt động giải mã xãy ra bình thường thì thì chân LT và BI/RBO phải ở mức cao. + Muốn thử đèn LED để các LED đều sáng hết thì đặt chân LT ở mức thấp (ghi chú 5). + Muốn xoá hết số (tắt hết LED) thì đặt chân BI/RBO ở mức thấp (ghi chú 3). Bảng 1.13: Bảng tóm tắt hoạt động IC 74LS47 b. IC 74LS157: - Sơ đồ chân: (hình 1.24) Hình 1.24: Sơ đồ chân của ICLS157 74LS157 là 4 MUX: 2Þ1 ghép với nhau, có chung tín hiệu điều khiển chọn kênh A/B (chân 1) và chung tín hiệu chọn chip G (chân 15). 1A, 1B, 2A, 2B, 3A, 3B, 4A, 4B là các đầu vào của 4 MUX. 1Y, 2Y, 3Y, 4Y là các đầu ra của 4 MUX. - Cấu trúc bên trong: Hình 1.25: Sơ đồ cấu trúc IC 74LS157 - Hoạt động: Hoạt động của 74LS157 được mô tả trong bảng 1.14. Bảng 1.14: Tóm tắt hoạt động của 74LS157. Hoạt động của 74LS157 giống như MUX: 2Þ1. Khi tín hiệu chân G ở mức thấp thì IC mới hoạt động. Lúc IC hoạt động nếu tín hiệu ở chân A/B là mức thấp thì các lối ra Y sẽ chọn dữ liệu ở các lối vào A tương ứng, còn tín hiệu chân A/B ở mức cao thì các lối ra Y sẽ chọn dữ liệu ở các lối vào B tương ứng. 1- 5. Mạch dãy 1- 5.1. Các bước thiết kế mạch dãy Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26. Xác định bài toán Xác định tín hiệu vào ra Đồ hình trạng thái, bảng trạng thái, bảng tín hiệu vào ra Tối thiểu hoá trạng thái Xác định hệ phương trình Sơ đồ thực hiện Hình 1.26: Các bước thiết kế mạch dãy. 1- 5.2. Các trigger (Flip - Flop) a. Trigger JK: - Sơ đồ khối: JK - FF là FF có 2 đầu vào điều khiển J,K. Sơ đồ khối của JK - FF được biểu diễn trên hình 1.27. JK- FF J Q K QJ Hình 1.27: Sơ đồ khối JK - FF - Bảng chân lí: J K Q Q' 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 J K Q' 0 0 Q 0 1 0 1 0 1 1 1 1.15,a 1.15,b Bảng 1.15: Bảng chân lí JK - FF. Bảng chân lí của JK - FF cho ở bảng 1.15, bảng 1.15,a là bảng chân lí đầy đủ, bảng 1.15,b là bảng chức năng rút gọn, với Q là trạng thái hiện tại Q' là trạng thái tiếp theo. Từ bảng chức năng rút gọn ta nhận thấy rằng khi: JK = 0 0, FF luôn giữ nguyên trạng thái cũ (Q' = Q). JK = 0 1, FF luôn luôn chuyển đến trạng thái 0 (Q' = 0). JK = 1 0, FF luôn luôn chuyển đến trạng thái 1 (Q' = 1). JK = 1 1, FF luôn luôn lật trạng thái (Q' = ). - Đồ hình trạng thái: (hình 1.27) Hình 1.27: Đồ hình trạng thái của JK - FF - Bảng Karnaugh: (bảng 1.16) Q' KQ J 00 01 11 10 0 1 1 1 1 1 Bảng 1.16: Bảng Karnaugh của trigger JK – FF. - Phương trình đặc trưng: Phương trình JK - FF có dạng: Q' = J + Q. Viết lại phương trình này dưới dạng chỉ dùng các hàm NAND: Q' = =; = + KQ = . - Sơ đồ logic JK - FF: (hình 1.28) 1.28,a 1.28,b Hình 1.28: Sơ đồ cổng NAND của JK - FF. Từ phương trình trên ta xây đựng được sơ đồ như hình 1.28, trong đó 1.28,a là JK – FF làm việt ở chế độ không đồng bộ, 1.28,b là JK-FF làm việc đồng bộ Ck ở mức cao “H” 2 tín hiệu thiết lập (Pr) và xoá (Cl) cho FF. b. Trigger T: - Sơ đồ khối: T - FF là FF có 1 đầu vào điều khiển T. Sơ đồ khối của T - FF được biểu diễn trên hình 1.29. T - FF T Q QJ Hình 1.29: Sơ đồ khối T - FF - Bảng chân lí: T Q Q' 0 0 0 0 1 1 1 0 1 1 1 0 K Q' 0 Q 1 1.17,a 1.17,b Bảng 1.17: Bảng chân lí JK - FF. Bảng chân lí của T - FF cho ở bảng 1.17, bảng 1.17,a là bảng chân lí đầy đủ, bảng 1.17,b là bảng chức năng rút gọn, với Q là trạng thái hiện tại Q' là trạng thái tiếp theo. Từ bảng chức năng rút gọn ta nhận thấy rằng khi: T = 0, FF luôn giữ nguyên trạng thái cũ (Q' = Q). T = 1, FF luôn luôn lật trạng thái (Toggle) (Q' = ). Chính vì thế mà FF này có tên là T -FF. - Đồ hình trạng thái: (hình 1.30) Hình 1.30: Đồ hình trạng thái của T - FF - Bảng Karnaugh: (bảng 1.18) Q' Q T 0 1 0 1 1 1 Bảng 1.18: Bảng Karnaugh của trigger T – FF. - Phương trình đặc trưng: Phương trình T - FF có dạng: Q' = TQ + T = T Q. - Sơ đồ logic JK - FF: (hình 1.31) Hình 1.31: Sơ đồ cổng NAND của T - FF. Từ phương trình trên ta xây đựng được sơ đồ như hình 1.31. 1- 5.3. IC 74LS76 a. Sơ đồ chân: (hình 1.32) Hình 1.32: Sơ đồ chân của ICLS76 74LS76 gồm 2 JK - FF tích hợp trên một đế bán dẫn, có đầu đặt dữ liệu (PRE) và đầu xoá dữ liệu (CLR), các đầu vào, đầu ra của các FF kí hiệu như trên hình vẽ. b. Cấu trúc bên trong: (hình 1.33). Hình 1.33: Sơ đồ cấu trúc IC 74LS76 c. Hoạt động: Hoạt động của 74LS76 được mô tả trong bảng 1.19. Bảng 1.19: Tóm tắt hoạt động của 74LS76. Hoạt động của 74LS76 giống như JK - FF. Các đầu vào đặt dữ liệu (SD), đầu vào xoá dữ liệu (CD), và đầu vào xung (CLK) đều hoạt động ở mức tích cực thấp. Hoạt động của IC được nêu ở bảng trên. 1- 6. Bộ đếm 1- 6.1. Thiết kế bộ đếm nhị phân đồng bộ MOD 2 (Kđ = 2): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Kđ = 2, ta lập được đồ hình trạng thái như hình 1.34. 0 1 Ck Ck S0 S1 Hình 1.34: Đồ hình trạng thái của bộ đếm MOD 2. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Do Kđ = 2 nên chỉ cần 1 FF để mã hoá cho 2 trạng thái trong của bộ đếm: S0 = 0, S1 = 1. Chọn FF là JK . c. Bảng trạng thái: (bảng 1.20) Qn Qn+1 K J 0 1 x 1 1 0 1 x Bảng 1.20: Bảng trạng thái và đầu vào kích của JK - FF. d. Phương trình kích: Từ bảng trạng thái ta xác định được: K = J = 1. e. Sơ đồ thực hiện: (hình 1.35) J Q Ck K Q “1” Xa Hình 1.35: Sơ đồ mạch của bộ đếm MOD 2 dùng JK - FF. 1- 6.2. Thiết kế bộ đếm nhị phân đồng bộ MOD 3 (Kđ = 3): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình của bộ đếm thuận nhị phân đồng bộ MOD 3 như sau: Bộ đếm thuận CP Xung đếm Tín hiệu chuyển vị B Hinh 1.36: Mô hình bộ đếm thuận nhị phân đồng bộ MOD 3. Bộ đếm có Kđ = 3 tương ứng các trạng thái là S0, S1, S2. Căn cứ quy luật đến thuận, ta vẽ được đồ hình trạng thái ban đầu như hình 1.37. S0 S1 S2 /0 /0 /1 Hình 1.37: Đồ hình trạng thái của bộ đếm MOD 3. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Vì 2n ≥ 3 nên chọn n = 2, chọn FF JK. Ta mã hoá trạng thái các trạng thái: S0 = 00, S1 = 01, S2 = 10. Đồ hình trạng thái của bộ đếm MOD 3 khi đã mã hoá. 00 01 10 /0 /0 /1 Hình 1.38: Đồ hình trạng thái của bộ đếm MOD 3 đã mã hoá. c. Bảng trạng thái: (bảng 1.21) Q Q Q Q B K2J2 K1J1 0 0 0 1 0 X0 X1 0 1 1 0 0 X1 1X 1 0 0 0 1 1X X0 Bảng 1.21: Bảng trạng thái đầu vào kích JK - FF và đầu ra của bộ đếm MOD 3. d. Phương trình kích và phương trình đầu ra: Dựa vào quan hệ logic đã biết trong bảng trạng thái (bảng 1.21) ta vẽ bảng Karnaugh. Từ đó tìm phương trình kích và phương trình ra. J2 Q Q 0 1 0 1 1 x x J1 Q Q 0 1 0 1 x 1 x B Q Q 0 1 0 1 1 x Bảng 1.22: bảng Karnaugh đầu vào kích và đầu ra của bộ đếm MOD 3. Tối thiểu hoá ta bảng Karnaugh ta có các phương trình kích và ra như sau: K2 = K1 = 1, J2 = Q, J1 = , B = Q. e. Sơ đồ thực hiện: (hình 1.39) J2 Q2 Ck K2 Q2 “1” X2 J1 Q1 Ck K1 Q1 X1 B Hình 1.39: Sơ đồ mạch của bộ đếm MOD 3 dùng JK - FF. 1- 6.3. Thiết kế bộ đếm thuận đồng bộ MOD 5 (Kđ = 5): a. Phân tích yêu cầu thiết kế, xây dựng đồ hình trạng thái ban đầu: Mô hình yêu cầu của bộ đếm thuận đồng bộ MOD 5 như sau: Bộ đếm thuận CP Xung đếm Tín hiệu chuyển vị B Hình 1.40: Mô hình yêu cầu của bộ MOD 5. Bộ đếm có Kđ = 5 tương ứng các trạng thái bộ đếm là S0, S1, …, S4. Căn cứ quy luật đếm thuận, ta vẽ được đồ hình trạng thái ban đầu như hình 1.41. S0 S1 S2 S3 S4 /0 /0 /0 /0 /1 Hình 1.41: Đồ hình trạng thái ban đầu của bộ đếm MOD 5. b. Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Vì 2n 5 vậy chọn n = 3, chọn FF JK. Mã hoá cho các trạng thái: S0 = 000, S1 = 001, S2 = 010, S3 = 011, S4 = 100, Đồ hình trạng thái bộ thuận đồng bộ MOD 5 khi đã mã hoá: 000 001 010 011 100 /0 /0 /0 /0 /1 Hình 1.42: Đồ hình trạng thái của bộ đếm MOD 5. c. Bảng trạng thái: (bảng 1.23) Q Q Q Q Q Q B J3K3 J2K2 J1K1 0 0 0 0 0 1 0 0X 0X 1X 0 0 1 0 1 0 0 0X 1X X1 0 1 0 0 1 1 0 0X X0 1X 0 1 1 1 0 0 0 1X X1 X1 1 0 0 0 0 0 1 X1 0X 0X Bảng 1.23: Bảng trạng thái của bộ đếm MOD 5. d. Phương trình kích và phương trình đầu ra: Dựa vào quan hệ logic đã biết trong bảng trạng thái (bảng 1.23) ta vẽ bảng Karnaugh, từ đó tìm phương trình kích và phương trình đầu ra. J3 QQ Q 00 01 11 10 0 1 1 x J2 QQ Q 00 01 11 10 0 1 x x 1 K2 QQ Q 00 01 11 10 0 x 1 x 1 x x x x J1 QQ Q 00 01 11 10 0 1 x x 1 1 x x x B QQ Q 00 01