Các hệ vi xử lý thế hệ mới

ogic) được thực hiện. Hai toán hạng là dữ liệu đầu ra từ thanh ghi tệp tin. Phép toán được thực hiện và kết quả được lưu trữ trong thanh ghi tệp tin trong một chu kỳ đồng hồ. Sáu trong số 32 thanh ghi có thể được sử dụng khi ba con trỏ thanh ghi địa chỉ gián tiếp 16 bit định vị trí không gian dữ liệu, cho phép những sự tính toán địa chỉ hiệu quả .Một trong ba con trỏ địa chỉ cũng có thể được sử dụng như con trỏ địa chỉ để chức năng của bảng tra cưu không thay đổi. Những thanh ghi chức năng bổ sung này là 16- bít thanh ghi -X, thanh ghi -Y, thanh ghi -Z. Bộ môn Công nghệ điều khiển tự động 62 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 2.4. Cấu trúc AT90S8535 AVR RISC ALU hỗ trợ các hàm số học và các hàm logic học giưũa các thanh ghi hoặc giữa một hằng số và một thanh ghi.Các thao tác thanh ghi đơn cũng được thực hiện trong ALU. Hình 4 biểu diễn cấu trúc vi điều khiển AT90S8535 AVR RISC . Ngoài thao tác thanh ghi, cách đánh địa chỉ bộ nhớ quy ước cũng có thể được sử dụng trên thanh ghi tệp tin cũng được. Điều đó được cho phép bởi thực tế mà thanh ghi tệp tin là 1041H-11/01 được gán 32 địa chỉ không gian dữ liệu thấp nhất ($00-$1F) cho phép chúng được truy cập dường như chúng là những sự định vị bộ nhớ bình thường. Không gian nhớ vào/ra chứa 64 địa chỉ cho những chức năng ngoại vi CPU khi những thanh ghi điều khiển, Timer/Counters, các bộ đổi tương tự/số và các hàm vào ra khác vận hành. Bộ nhớ vào ra có thể được truy cập trực tiếp hoặc trong khi sự định vị trí không gian dữ liệu theo sau đó của thanh ghi tệp tin, $20 - $5F. AVR sử dụng khai niệm cấu trúc Harvard -cùng với các bộ nhớ riêng biệt các Bus chương trình và dữ liệu.Bộ nhớ chương trình được thực hiện cùng với một ống dẫn hai bước. Trong khi một chỉ dẫn đang được thực hiện, thì chỉ dẫn tiếp theo được đem về trước từ bộ nhớ chương trình. Khái niệm này cho phép các chỉ dẫn sẽ được thực hiện trong mọi chu kỳ đồng hồ. Bộ Bộ môn Công nghệ điều khiển tự động 63 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới nhớ chương trình co thể tải xuống hệ thống bộ nhớ Flash. Với sự nhảy tương đối và những chỉ dẫn gọi, toàn bộ 4 K vùng địa chỉ trực tiếp được truy nhập. Đa số AVR chỉ dẫn có một khổ từ 16- bít đơn. Mỗi địa chỉ bộ nhớ chương trình chứa 16 hoặc 32 bit chỉ dẫn. Trong thời gian những ngắt và những sự gọi chương trình con, bộ đếm địa chỉ chương trình (PC) trả lời được lưu trữ trên ngăn xếp. Ngăn xếp thì có hiệu quả được cấp phát trong dữ liệu chung SRAM và vậy thì, kích thước ngăn xếp chỉ được hạn chế bởi tổng kích thước của SRAM và cách dùng SRAM. Hầu hết người sử dụng chương trình phải được khởi tạo lại SP trong việc khởi động lại thủ tục (trước khi các chương trình con hay các ngắt được thực hiện).Con trỏ ngăn xếp 10- bít (SP) thì có thể tiếp cận đọc/ghi trong không gian vào/ra. 512 bytes dữ liệu SRAM có thể dễ dàng được truy nhập qua năm cách đánh địa chỉ khác nhau được hỗ trợ trong cấu trúc AVR. Không gian bộ nhớ trong cấu trúc AVR là tất cả bản đồ bộ nhớ tuyến tính và bình thường. Hình 2.5. Các bản đồ bộ nhớ Một module ngắt linh hoạt có các thanh ghi điều khiển của nó trong không gian vào/ra với một bổ sung ngắt chung cho phép bit trong thanh ghi trạng thái. Hầu hết các ngắt khác có một vectơ ngắt riêng biệt trong bảng vectơ ngắt tại lúc bắt đầu bộ nhớ chương trình. Các ngắt khác có quyền ưu tiên theo vị trí vectơ ngắt của chúng. The Địa chỉ véctơ ngắt càng thấp, quyền ưu tiên càng cao. Thanh ghi tệp tin đa năng: Hình 6 biểu diễn cấu trúc sự hoạt động của 32 thanh ghi đa năng trong CPU Hình 2.6: Sự hoạt động của thanh ghi đa năng trong AVR CPU Bộ môn Công nghệ điều khiển tự động 64 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Mọi lệnh điều hành thanh ghi trong tập lệnh có chu trình trực tiếp và Đơn truy nhập tới mọi thanh ghi.Chỉ có một ngoại lệ là năm chỉ dẫn hằng số số học và logic học SBCI, SUBI, CPI, ANDI và ORI giữa một hằng số và một thanh ghi và chỉ dẫn LDI để tải dữ liệu triền miên tức thời. Những chỉ dẫn này ứng dụng vào một nửa các thanh ghi trong thanh ghi tệp tin (R16..R31). Nói chung SBC, SUB, CP, AND hoặc OR Và mọi thao tác giữa hai thanh ghi hoặc trên một thanh ghi áp dụng tới toàn bộ thanh ghi tập tin. Như biểu diễn ở hình 6, mỗi thanh ghi được gán một dữ liệu địa chỉ bộ nhớ, ánh xạ trực tiếp chúng vào trong 32 vị trí đầu tiên của người sử dụng không gian dữ liệu.Mặc dù không được thực hiện về mặt vật lý như vị trí SRAM, việc tổ chúc bộ nhớ này cung cấp sự linh hoạt lớn trong truy nhập thanh ghi, như các thanh ghi X-, Y-, và Z có thể được thiết lập tới chỉ mục một vài thanh ghi trong tệp tin. Thanh ghi X, thanh ghi Y, Các thanh ghi từ R26..R31 có bổ sung thêm một số thanhghi Z chức năng dến cách sử dụng đa năng của chúng. Những thanh ghi này là những con trỏ địa chỉ cho sự định địa chỉ gian tiếp của không gian địa chỉ. Ba thanh ghi định địa chỉ gián tiếp X, Y, Z được định nghĩa trong hình7. Bộ môn Công nghệ điều khiển tự động 65 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 2.8. Thanh ghi X-, Y-, Z Trong các cách đánh địa chỉ khác nhau, những thanh ghi địa chỉ này có các chức năng như sự dịch chuyển cố định, sự gia tăng và sự giảm bớt tự động (xem sự mô tả cho những sự chỉ dẫn khác nhau). ALU-Arithmetic Logic Unit: Điều hành AVR ALU hiệu năng cao trong kết nối trực tiếp với tất cả sự hoạt động của 32 thanh ghi đa năng. Bên trong một đồng hồ chu kỳ đơn, thao tác ALU giữa các thanh ghi trong thanh ghi tệp tin được thực hiện. Thao tác ALU được chia thành ba mục chính: số học, logic, các bit chức năng. Hệ thống lập trình cực nhanh AT90S8535 chứa đựng 8 KB trong chíp hệ Bộ nhớ chương trình thống lập trình cực nhanh cho việc lưu trữ chương trình.Từ đó tất cả các chỉ dẫn là các từ 13 hoặc 32 bit, Flash được sắp xếp như 4K x 16. Bộ nhớ Flash có khả năng ghi/xoá ít nhất 1000chu kỳ. Bộ đếm chương trình AT90S8535 là 12 bits rộng, như vậy đinh vị 4096 địa chỉ chương trình bộ nhớ. Xem trang 99 cho sự mô tả chi tiết quá trình tải dữ liệu trên Flash Xem trang 12 cho kiểu định vị của chương trình nhớ khác nhau NHỮNG CÁCH ĐÁNH ĐỊA CHỈ CHO CHƯƠNG TRÌNH VÀ DỮ LIỆU AT90S8535 được người điều khiển máy tính hổ trợ những cách đánh địa chỉ hiệu quả và mạnh cho sự truy nhập vào bộ nhớ chương trình (flash) và bộ nhớ dữ liệu (SRAM, Register file and I/O memory). Mục này mô tả sự khác nhau giữa các cách đánh địa chỉ được hổ trợ bởi cấu trúc AVR. Trong hình, OP có nghĩa là thao tác phần mã của từ lệnh. Đơn giản hoá, không phải tất cả các hình cho tháy sự định vị chính xác của cacs bits địa chỉ. Bộ môn Công nghệ điều khiển tự động 66 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới THANH GHI TRỰC TIẾP, THANH GHI ĐƠN Rd Hình 2.9. Thanh ghi địa chỉ đơn trực tiếp Toán hạng được chứa đựng trong thanh ghi d(Rd). THANH GHI TRỰC TIẾP,HAI THANH GHI Rd và Rr Hình 2.10. Thanh ghi địa chỉ trực tiếp, hai thanh ghi Toán hạng được chứa đựng trong thanh ghi r(Rr) và d (Rd). Kết quả được lưu trữ trong thanh ghi d (Rd). VÀO/RA TRỰC TIẾP Hình 2.11. Địa chỉ vào/ra trực tiếp Bộ môn Công nghệ điều khiển tự động 67 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Địa chỉ toán hạng được chứa đựng trong 6 bits của từ lệnh. n là đích hoặc nguồn của thanh ghi địa chỉ. DỮ LIỆU TRỰC TIẾP Hình 2.12. địa chỉ dữ liệu trực tiếp Một địa chỉ dữ liệu 16 bits được chứa đựng trong 16 LSBs của 2 từ lệnh.Rd/Rr chỉ rõ đích hoặc nguồn của thanh ghi. DỮ LIỆU GIÁN TIẾP VỚI SỰ THUYÊN CHUYỂN Hình 2.13. Dữ liệu gián tiếp với sự thuyên chuyển Địa chỉ toán hạng là kết quả của thanh ghi Y- hoặc Z- nội dung thêm vào những địa chỉ được chứa đựng trong 6 bits của từ lệnh. DỮ LIỆU GIÁN TIẾP Hình 2.14. Địa chỉ dữ liệu gián tiếp Bộ môn Công nghệ điều khiển tự động 68 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Địa chỉ toán hạng là nội dung thanh ghi X-,Y- hoặc Z-. DỮ LIỆU GIÁN TIẾP VỚI SỰ GIẢM BỚT Hình 2.15. Địa chỉ dữ liệu gián tiếp với sự giảm bớt Thanh ghi X-,Y- hoặc Z- được giảm bớt trước khi thao tác. Địa chỉ toán hạng là nội dung giảm bớt của các thanh ghi X-,Y- hoặc Z-. DỮ LIỆU GIÁN TIẾP VỚI SỰ TĂNG DẦN Hình 2.16. Địa chỉ dữ liệu gián tiếp với sự tăng dần Thanh ghi X-,Y- hoặc Z- được tăng lên sau khi thao tác. Địa chỉ toán hạng là nội dung của thanh ghi X-,Y- hoặc Z- theo trật tự tăng dần. ĐỊA CHỈ HẰNG SỐ SỬ DỤNG LỆNH LPM Hình 2.17. Mã bộ nhớ địa chỉ hằng số Bộ môn Công nghệ điều khiển tự động 69 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Địa chỉ hằng số byte được chỉ rõ bởi nội dung của thanh ghi Z-. 15MSBs lựa chon từ địa chỉ (0-4k),LSB lựa chọn byte thấp nếu xoá(LSB=0) hoặc lựa chon byte cao nếu thiết lập(LSB=1). SỰ ĐỊNH VỊ CHƯƠNG TRÌNH GIÁN TIẾP IJMP VÀ ICALL Hình 2.18. Sự định vị bộ nhớ chương trình gián tiếp Sự thực hiện chương trình tiếp tục ở địa chỉ chứa đựng bởi thanh ghi Z-(i.e., PC được nạp vào với nội dung của thanh ghi Z- ) SỰ ĐỊNH VỊ CHƯƠNG TRÌNH TƯƠNG ĐỐI RJMB VÀ RCALL Hình 2.19. Sự định vị bộ nhớ chương trình tương đối Sự thực hiện chương trình tiếp tục ở địa chỉ PC + k + 1. Địa chỉ tương đối k là từ 2048 tới 2047. BỘ NHỚ DỮ LIỆU EEPROM AT90S8535 chứa 512 bytes của bộ nhớ dữ liệu EEPROM. Nó được tổ chức như là một không gian dữ liệu riêng biệt, trong đó không có một bits đơn nào có thể được đọc và viết. EEPROM có một sự chịu đựng của ít nhất 100,000 viết/xoá bỏ những chu trình. Sự truy cập giữa EEPROM và CPU được mô tả trong trang 51 chỉ rõ những thanh ghi địa chỉ EEPROM , dữ liệu thanh ghi EEPRROM và thanh ghi điều khiển EEPROM. Để tải dữ liệu SPI , xem trang 99 đã mô tả chi tiết. Bộ môn Công nghệ điều khiển tự động 70 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới THỜI GIAN TRUY CẬP BỘ NHỚ VÀ CHỈ DẪN TÍNH TOÁN THỜI GIAN THỰC HIỆN mục này mô tả những khái niệm tính toán thời gian truy nhập chung cho sự thực hiện lệnh và truy cập bộ nhớ trong AVR CPU được điều khiển bởi đồng hồ hệ thống Ø, được phát sinh từ tinh thể đồng hồ ngòi cho chip.Không có bộ phận bên trong đồng hồ nào được sử dụng. Hình 20 cho thấy tìm nạp lệnh và thực hiện lệnh song song bởi cấu trúc Harvard và khái niệm truy nhập nhanh danh sách thanh ghi. Đây là khái niệm cơ bản về độ che ống dẫn tồn tại trên 1MIPS cho mỗi MHZ với những kết quả duy nhất tương ứng cho những hàm giá, hàm đồng hồ, hàm luỹ thừa đơn vị. Hình 2.20 : Tìm nạp lệnh và thực hiện lệnh song song Hình 2.21 cho thấy khái niệm tính toán thời gian bên trong cho danh sách thanh ghi. Trong một chu kỳ máy một thao tác ALU sử dụng hai thanh ghi toán hạng được thực hiện và kết quả được lưu trữ sau thanh ghi đích Hinh 2.21. Chu trình thao tác đơn ALU Sự truy nhập dữ liệu bên trong SRAM được thực hiện trong hai chu kỳ máy được mô tả trong hình 2.22 Hình 2.22. Chu trình truy cập dữ liệu trên SRAM Bộ môn Công nghệ điều khiển tự động 71 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới BỘ NHỚ VÀO/RA Định nghĩa không gian I/O của AT90S8035 được thể hiện ở bảng 1 Bảng 1. Không gian vào ra của AT90S8535 Địa chỉ vào/ra Tên CHỨC NĂNG (Địa chỉ SRAM) $3F ($5F) SREG Thanh ghi trạng thái $3E ($5E) SPH Con trỏ ngăn xếp cao $3D ($5D) SPL Con trỏ ngăn xếp thấp $3B ($5B) GIMSK ngắt tổng quát thanh ghi mặt nạ $3A ($5A) GIFR ngắt tổng quát thanh ghi cờ $39 ($59) TIMSK ngắt thiết bị bấm giờ/bộ đếm thanh ghi mặt nạ $38 ($58) TIFR ngắt thiết bị bấm giờ/bộ đếm thanh ghi cờ $35 ($55) MCUCR Thanh ghi điều khiển tổng quát MCU $34 ($45) MCUSR Thanh ghi trạng thái tổng quát MCU $33 ($53) TCCR0 thiết bị bấm giờ/bộ đếm0 thanh ghi điều khiển $32 ($52) TCNT0 thiết bị bấm giờ/bộ đếm0 (8-bit) $2F ($4F) TCCR1A thiết bị bấm giờ/bộ đếm 1 thanh ghi điều khiển A $2E ($4E) TCCR1B thiết bị bấm giờ/bộ đếm 1 thanh ghi điều khiển B $2D ($4D) TCNT1H thiết bị bấm giờ/bộ đếm 1 byte cao $2C ($4C) TCNT1L thiết bị bấm giờ/bộ đếm 1 byte thấp $2B ($4B) OCR1AH thiết bị bấm giờ/bộ đếm 1 so sánh đầu ra thanh ghi A byte cao $2A ($4A) OCR1AL thiết bị bấm giờ/bộ đếm 1 so sánh đầu ra thanh ghi A byte thấp $29 ($49) OCR1BH thiết bị bấm giờ/bộ đếm 1 so sánh đầu ra thanh ghi B byte cao $28 ($48) OCR1BL thiết bị bấm giờ/bộ đếm 1 so sánh đầu ra thanh ghi B byte thấp $27 ($47) ICR1H T/C 1 nhập vào thanh ghi bắt giữ lại byte cao $26 ($46) ICR1L T/C 1 nhập vào thanh ghi bắt giữ lại byte thấp $25 ($45) TCCR2 thiết bị bấm giờ/bộ đếm 2 thanh ghi điều khiển $24 ($44) TCNT2 thiết bị bấm giờ/bộ đếm 2 (8-bit) $23 ($43) OCR2 thiết bị bấm giờ/bộ đếm 2 so sánh đầu ra thanh ghi $22 ($42) ASSR Thanh ghi trạng thái kiểu không đồng bộ $21 ($41) WDTCR thiết bị bấm giờ Watchdog thanh ghi điều khiển $1F ($3E) EEARH EEPROM thanh ghi địa chỉ byte cao $1E ($3E) EEARL EEPROM thanh ghi địa chỉ byte thấp $1D ($3D) EEDR EEPROM thanh ghi dữ liệu $1C ($3C) EECR EEPROM thanh ghi điều khiển Bộ môn Công nghệ điều khiển tự động 72 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới $1B ($3B) PORTA Thanh ghi dữ liệu, cổng A $1A ($3A) DDRA hướng thanh ghi dữ liệu, cổng A $19 ($39) PINA nhập vào pins, cổng A $18 ($38) PORTB Thanh ghi dữ liệu, cổng B 17 ($37) DDRB Hướng thanh ghi dữ liệu, cổng B $16 ($36) PINB nhập vào pins, cổng B $15 ($35) PORTC Thanh ghi dữ liệu , cổng C $14 ($34) DDRC Hướng thanh ghi dữ liệu , cổng C $13 ($33) PINC nhập vào pins, cổng C $12 ($32) PORTD Thanh ghi dữ liệu , cổng D $11 ($31) DDRD Hướng thanh ghi dữ liệu, cổng D $10 ($30) PIND nhập vào pins, cổng D $0F ($2F) SPDR vào/ra thanh ghi dữ liệu SPI $0E ($2E) SPSR thanh ghi trạng thái SPI $0D ($2D) SPCR thanh ghi điều khiển SPI $0C ($2C) UDR vào/ra thanh ghi dữ liệu UART $0B ($2B) USR thanh ghi trạng thái UART $0A ($2A) UCR thanh ghi điều khiển UART $09 ($29) UBRR UART Baud thanh ghi tốc độ $08 ($28) ACSR so sánh thanh ghi điều khiển và thanh ghi trạng thái $07 ($27) ADMUX ADC bộ đa hợp lựa chọn thanh ghi $06 ($26) ADCSR ADC thanh ghi điều kiển và thanh ghi trạng thái $05 ($25) ADCH thanh ghi dữ liệu cao ADC $04 ($24) ADCL Thanh ghi dữ liệu thấp ADC Chú ý: những vị trí dành riêng và không dùng không nhìn thấy trong bảng Tất cả AT90S8535 I/Os và thiết bị ngoại vi được đặt trong không gian I/O. Vị trí I/O được truy cập bởi lệnh IN và OUT .việc chuyển dữ liệu giữa 32 general-purpose (mục đích tổng quát) làm việc của những thanh ghi và không gian I/O. Thanh ghi I/O trong phạm vi địa chỉ $00-$1F được trực tiếp tiếp cận bits sử dụng lệnh SBI và CBI . trong những thanh ghi này giá trị của bits đơn có thể được kiểm tra bằng lệnh SBIS và SBIC. để cập lệnh tập hợp mục cho nhiều chi tiết hơn. Khi sử dụng những lệnh đặc biệt vào/ra IN và OUT địac chỉ vào/ra $00-$3F phải được thực hiện. Khi địa chỉ thanh ghi vào/ra như SRAM , $20 phải được thêm vào những địa chỉ này. Tất cả những thanh ghi địa chỉ vào/ra tài liệu này cho thấy với địa chỉ SRAM trong dấu ngoặc. Để thích hợp với những thiết bị tương lai, các bits dành riêng cần phải được viết 0 nếu truy cập Bộ môn Công nghệ điều khiển tự động 73 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Một số cờ trạng thái được xoá bằng cách viết một logic ‘1’ tới chúng. Ghi chú rằng lệnh CBI và SBI sẽ có tác dụng trên tất cả các bits trong thanh ghi vào/ra, viết ‘1’ vào sau bất kỳ cờ đọc nào như là tập hợp, như vậy làm xoá cờ. Lệnh CBI và SBI chỉ làm việc với thanh ghi $00 tới $1F. Thanh ghi điều khiển thiết bị ngoại vi được giải thích trong những mục sau THANH GHI TRẠNG THÁI - SREG Thanh ghi trạng thái AVR (SREG) tại vị trí không gian I/O được định nghĩa như sau: BIT 7 -I: Cho phép ngắt toàn cục Cho phép ngắt toàn cục bit phải là tập hợp (một) cho ngắt để được cho phép. Ngắt cho phép điều khiển riêng lẻ rồi được thực hiện trong những thanh ghi điều khiển riêng biệt. Nếu thanh ghi cho phép ngắt toàn cục bị xoá, không có ngắt thì có thể không phụ thuộc vào sự thiết đặt cho phép ngắt riêng lẻ. Bit -I bị xoá bởi phần cứng sau khi một ngắt đã xuất hiện và được thiết lập bởi RETI để cho phép ngắt kế tiếp. BIT 6 -T : Lưu trữ bản sao bit Lệnh sao chép bit BLD (Bit LoaD) và BST (Bit Store) sử dụng T -Bit như nguồn và đích cho hoạt động bit. Một bit từ một thanh ghi trong danh sách các thanh ghi có thể sao chép vào trong T bởi lệnh BST và một bit trong T có thể sao chép cào trong một bit trong một thanh ghi trong danh sách xcác thanh ghi bởi lệnh BLD. Bit 5-H: half-carry flag (nửa - mang cờ) Half-cary flag H cho biết một half-carry trong một vài thao tác số học. Thấy sự mô tả thiết lập lệnh cho thông tin chi tiết. Bit 4 -S :kí hiệu bit, Bit -S luôn luôn được dành riêng hoặc ở trong cờ ngược N và bổ sung tràn bộ nhớ cờ V. Thấy sự mô tả thiết lập lệnh cho thông tin chi tiết. Bit 3 - V: hai lần bổ sung tràn bộ nhớ cờ V Hai lần bổ sung tràn bộ nhớ cờ V hỗ trợ hai lần bổ sung số học. Thấy sự mô tả thiết lập lệnh cho thông tin chi tiết. Bit 2 -N : Cờ ngược Cờ ngược cho biết một kết quả ngược từ thao tác số học hoặc logic. Thấy sự mô tả thiết lập lệnh cho thông tin chi tiết. Bộ môn Công nghệ điều khiển tự động 74 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Bit 1 -Z : cờ 0 Cờ 0 -Z cho biết một kết quả 0 từ một thao tác số học hoặc logic. Thấy sự mô tả thiết lập lệnh cho thông tin chi tiết. Bit 0 -C : cờ mang Cờ mang -C cho biết một carry(mang) từ một thao tác số học hoặc logic. Thấy sự mô tả thiết lập lệnh cho thông tin chi tiết. Chú ý rằng trong thanh ghi trạng thái không tự động cất giữ khi một việc vào ngắt thường trình và được lưu trữ khi trở lại một ngắt thường trình. Cái này phải được điều khiển bởi phần mềm. CON TRỎ NGĂN XẾP - SP Con trỏ ngăn xếp AT90S8535 được thực hiện như hai thanh ghi 8-bit trong vị trí không gian I/O $3E ($5E) and $3D ($5D). Như bộ nhớ dữ liệu AT90S8535 có vị trí $25S, 10 bits đươch sử dụng. Ngăn xếp con trỏ vào vùng ngăn xếp dữ liệu SRAM ở đầu chương trình con và ngắt những ngăn xếp được định vị. Không gian ngăn xếp này phải được định nghĩa bởi chương trình trước khi bất kỳ ngững sự gọi chương trình con nào được thực hiện hoặc ngắt được cho phép. Ngăn xếp con trỏ phải được thiết đặt trỏ phía trên $60. Ngăn xếp con trỏ được giảm bớt bởi 1 khi dữ liệu được đẩy lên trên ngăn xếp với lệnh PUSH và nó là sự giảm bớt bởi 2 khi một địa chỉ được đẩy lên trên ngăn xếp với chương trình con gọi và ngắt. Con trỏ ngăn xếp được tăng lên bởi 1 khi dữ liệu được bật ra khỏi ngăn xếp với lệnh POP và nó được tăng lên bởi 2 khi một địa chỉ được bật ra từ ngăn xếp với sự gọi chương trình con RET hoặc trở lại từ ngắt RET XÁC LẬP LẠI VÀ NGẮT HANDLING AT90S8535 cung cấp 16 nguồn ngắt khác nhau. Những ngắt và xác lập lại vector riêng biệt từng cái có một vector chương trình riêng biệt trong không gian bộ nhớ chương trình. Mọi ngắt được gán riêng lẻ làm cho bits phải được thiết lạp cùng nhau với I-BIT trên thanh ghi trạng thái trong thứ tự để cho phép ngắt. Bộ môn Công nghệ điều khiển tự động 75 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Những địa chỉ thấp nhất trong không gian bộ nhớ chương trình tự động được định nghĩa như xác lập lại và ngắt vector. Danh sách đầy đủ của những vector được cho thấy trong bảng 2. Danh sách cũng xác định rằng những mức quyền ưu tiên khác nhau của ngắt. Thấp hơn địa chỉ, mức ưu tiên cao hơn.RESET có mức ưu tiên cao nhất và tiếp theo la INTO ( the External Interrupt Request 0), …. Bảng 2. Sự xác lập lại và các véc tơ ngắt(tiếp tục) Số véctơ Địa chỉ chương trình 13 $00C 14 $00D 15 $00E 16 $00F 17 $010 Nguồn Định nghĩa ngắt UART, UDRE UART-Thanh ghi dữ liệu trống UART, TX UART, tx hoàn thành ADC ADC, Quá trình chuyển đổi hoàn thành EE_RDY EEPROM sắn sàng ANA_COMP Máy so mẫu tương tự Bộ môn Công nghệ điều khiển tự động 76 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới CHƯƠNG 3. CÔNG NGHỆ CHIP PSoC 3.1 Chíp PSoC CY8C29x66 3.1.1 Chức năng Chíp PSoC có các chức năng chủ yếu sau: Bộ xử lý cấu trúc Harvard • Bộ xử lý M8C với tốc độ 12M • Hai bộ nhân 8x8, bộ tích luỹ 32 bit • Công suất tiêu thụ thấp với tốc độ cao • Dải điện áp hoạt động 4,75 - 5,25 V • Dải nhiệt làm việc độ từ -40 đến +120 0C Nguyên lý hoạt động (các khối trong PSoC) 12 khối tương tự PSoC Rail to Rail cung cấp • Các bộ ADC 14 bit • Các bộ ADC 9 bit • Các bộ khuếch đại có thể lập trình được • Các bộ so sánh và lọc lập trình được 16 khối số PSoC cung cấp • Các bộ định thời, đếm 8 - 32 bit, bộ tạo độ rộng xung PWM • Môđun CRC và PRS • 4 đường UART song công • Nhiều SPI chủ và tớ • Có thể kết nối với tất cả các chân GPIO Khối dao động • Bộ dao động thạch anh bên trong 24 M sai số ±4%. • Thạch anh 24 M với tuỳ chọn 32,768 kHz • Tuỳ chọn bộ dao động ngoài cao nhất 24 MHz • Dao động trong cho chế độ Watchdog và Sleep Bộ nhớ bên trong mềm dẻo Bộ môn Công nghệ điều khiển tự động 77 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới • Bộ nhớ chương trình 32K byte với khả năng xoá/ghi 100 lần • 2 KByte lưu dữ liệu SRAM • Hệ thộng lập trình nối tiếp ISSP • Cập nhật Flash cục bộ • Chế độ bảo vệ mềm dẻo Lập trình cấu hình các chân • Dòng thấp 25 mA trên tất cả các chân GPIO • Kéo lên, kéo xuống, trở kháng cao, dòng cao, hoặc chế độ điều khiển cực  máng mở trên tất cả các chân GPIO • 12 lối vào tương tự trên các chân GPIO • 4 chân ra 30 mA trên GPIO • Cấu hình ngắt trên tất cả các chân GPIO Tài nguyên khác • I2C chủ, tớ, nhiều chủ với 400 kHz • Bộ định thời Watchdog và Sleep • Điện áp dò cấu hình sử dụng thấp • Tích hợp mạch giám sát • Độ chính xác điện áp tham chiếu trên chíp Công cụ phát triển • Phần mềm phát triển miễn phí (bộ thiết kế PSoC) • Đầy đủ chức năng, bộ nạp ICE và lập trình • Cấu trúc điểm ngắt phức hợp • Bộ nhớ Trace 128 Kbyte • Phức hợp sự kiện • Các bộ soạn thảo C, ASM, liên kết Bộ môn Công nghệ điều khiển tự động 78 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 3.1.2 Sơ lược chức năng của PSoC Hình 3.1. Sơ đồ khối của PSoC Họ PSoC bao gồm một số dãy tín hiệu pha trộn với vi điều khiển tích hợp trên chíp. Một số thiết bị được thiết kế để thay thế nhiều thành phần truyền thống trên hệ thống cơ sở MCU với một thiết bị đơn chip có thể lập trình được. Thiết bị PSoC bao gồm các khối logic tương tự và số và có thể lập trình kết nối được. Cấu trúc này cho phép người sử dụng tạo ra cấu hình nguyên lý theo ý của khách hàng, điều này đáp ứng yêu cầu của từng ứng dụng riêng lẻ. Ngoài ra, một CPU tốc độ nhanh, bộ nhớ lập trình Flash, bộ nhớ dữ liệu SRAM, và cấu hình lại cổng vào/ra bao gồm các chân ra tiện lợi và các khối. Kiến trúc PSoC được minh hoạ trên hình 2.1 gồm có 4 vùng chính: lõi PSoC, hệ thống số, hệ thống tương tự, tài nguyên hệ thống. Có thể cấu hình Bus toàn cục cho phép tất cả các tài nguyên thiết bị phối hợp trong một hệ thống hoàn thiện. PSoC CY8C29x66 có thể có 6 cổng IO để kết nối tới hệ thống số và tương tự, cung cấp truy cập 16 khối số và 12 khối tương tự. Bộ môn Công nghệ điều khiển tự động 79 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 3.2. Sơ đồ cấu trúc của khối số Phần lõi PSoC Phần lõi PSoC là một mạnh hỗ trợ nhiều chức năng mạnh. Lõi bao gồm một CPU, bộ nhớ, xung nhịp, và có thể cấu hình vào/ra đa năng GPIO. Lõi CPU M8C là một bộ xử lý mạnh với tốc độ lên đến 12 MHz, cung cấp 2 M lệnh trong một giây với lệnh 8 bit cấu trúc theo vi xử lý Harvard. CPU tận dụng một bộ điều khiển ngắt với 25 vectơ ngắt, lập trình đơn giản với các sự kiện thời gian thực. Thực hiện chương trình là theo thời gian và sử dụng chế độ bảo vệ bao gồm bộ định thời Sleep và Watchdog (WDT). Bộ nhớ bao gồm 32 KB bộ nhớ chương trình và 2 KB bộ nhớ SRAM. Bộ nhớ chương trình Flash tận dụng 4 mức bảo vệ trên các khối 64 byte, cho phép chế độ bảo vệ phần mềm theo ý khách hàng. Bộ môn Công nghệ điều khiển tự động 80 Khoa CNTT - ĐHTN Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Thiết bị PSoC hợp nhất bên trong một cách mềm dẻo tạo ra xung nhịp, bao gồm 24 MHz IMO (bộ dao động chính bên trong) chính xác đến 4 % trong dải nhiệt độ và điện áp. Một bộ dao động công suất thấp 32 kHz ILO (bộ dao động bên trong với tốc độ thấp) được sử dụng cho bộ định thời Sleep và WDT. ECO (bộ dao động thạch anh bên ngoài 32,768 KHz) được sử dụng cho đồng hồ thời gian thực RTC và có thể chọn một bộ phát tuỳ chọn hệ thống xung nhịp thạch anh chính xác 24 MHz sử dụng một PLL (vòng bám pha). Xung nhịp, cộng với bộ chia tần (như một tài nguyên hệ thống), cung cấp một cách mềm dẻo những yêu cầu về thời gian trong chíp PSoC. Các chân đa năng GPIO của PSoC cung cấp việc kết nối tới CPU, tài nguyên số và tương tự của thiết bị.